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在FPGA硬件平台通过采用DDS技术实现跳频系统的设

小序

跳频通信具有较强的抗滋扰、抗多径式微、抗截获等能力,已广泛利用于军事、交通、商业等各个领域。频率合成器是跳频系统的心脏,直接影响到跳频旌旗灯号的稳定性和孕育发生频率的准确度。今朝频率合成主要有三种措施:直接模拟合成法、相环合成法和直接数字合成法(DDS)。直接模拟合成法使用倍频(乘法)、分频(除法)、混频(加法与减法)及滤波,从单一或几个参考频率中孕育发生多个所需的频率。该措施频率转换光阴快(小于100ns),然则体积大年夜、功耗高,今朝已基础不用。锁相环合成法经由过程锁相环完成频率的加、减、乘、除运算。该措施布局简单、便于集成,且频谱纯度高,今朝应用对照广泛,但存在高分辨率和快转换速率之间的抵触,一样平常只能用于大年夜步进频率合成技巧中。DDS是近年来迅速成长起来的一种新的频率合成措施。这种措施简单靠得住、节制方便,且具有很高的频率分辨率和转换速率,异常得当跳频通信的要求。

1、 DDS的基滥觞基本理

DDS的道理如图1所示,包孕相位累加器、波形存储器ROM)、数模转换器DAC)和低通滤波器4个部分。在参考时钟的驱动下,相位累加器对频率节制字N位进行累加,获得的相位码L作为ROM的地址,根据地址ROM输出响应幅度的波形码,然后颠末DAC天生阶梯波形,经低通滤波器后获得所必要的继续波形。

抱负单频旌旗灯号可以表示为Y(t)=Usin(2πf0+θ0)。假如振幅U和初始相位θ0为一个常量,即不随光阴变更,则输出频率由相位独一确定f0=θ(t)/2πt。

以采样频率fc(Tc=1/fc)对单频旌旗灯号进行抽样,则可获得响应的离散相位序列

此中△θ·n=2πf0/fc是继续两次采样之间的相位增量,节制△θ可以节制合成旌旗灯号的频率。把全部周期的相位2π瓜分成q等份,每一份δ=2π/q为可选择的最小相位增量,获得最低频率输出fmin=δ/2πTc=fc/q,颠末滤波后获得S(t)=cos(2πfct/q)。

假如每次相位的增量选择为δ的R倍,即可获得旌旗灯号频率f0=Rδ/2πTc=Rfc/q,响应获得的模拟旌旗灯号为S(t)=cos(2πfcR/q)。

由以上道理可知,DDS输出旌旗灯号的频率与参考时钟频率及节制字之间的关系为f0=K·fc/2N,式中f0为DDS输出旌旗灯号的频率,K为频率节制字,fc为参考时钟频率,N为相位累加器的位数。在波形存储器中写入2N个正弦波数据,每个数据有D位。不合的频率节制字导致相位累加器的不合相位增量,从而使波形存储器输出的正弦波的频率不合。

2 、基于DDS的跳频旌旗灯号孕育发生核心模块的设计

图2为基于DDS跳频旌旗灯号孕育发生的总体设计。

如图2所示,全部系统由两个部分组成,即逻辑地址节制单元和DDS单元。此中DDS单元又包括相位累加器和ROM查询表。逻辑地址节制单元用来孕育发生不合的频率节制字,改变相位累加器的累加值。DDS单元依据频率节制字孕育发生响应频率的旌旗灯号。

2.1 逻辑地址节制单元

在本设计中,逻辑地址节制单元由一个6级移位寄存器和6位存储器构成。系统时钟clk颠末64分频后获得时钟clk_64,将clk_64作为逻辑地址节制单元的驱动时钟。当一个时钟clk_64上升沿到来时,r(1:5)=r(0:4)同时。这样移位寄存器中的状态将改变,并存入存储器中,获得频率节制字k(5:0)。

2.2 DDS单元

DDS单元为本设计的核心,由相位累加器和ROM查询表两部分组成。在频率节制字(5:0)的节制下孕育发生响应频率的旌旗灯号。

2.2.1 相位累加器

相位累加器是DDS的紧张的组成部分。被用来实现相位的累加,并将其累加结果存储。假如相位累加器的初值为φ0,则颠末一个时钟周期后相位累加器值为φ1,即φ1=φ0+k,此中k为频率节制字。当颠末n个时钟周期后φn=φ0+nk。可见φn为一等差数列。

在本文中基于FPGA的相位累加器设计如图2所示。从图2中可以看出,相位累加器由一个数字全加器和一个数字存储器构成。为了前进DDS输出频率的分辨率,一样平常要求n足够大年夜,这样就要求ROM中存储大年夜量数据。然则斟酌到硬件资本有限,以是在相位累加器中采纳了截短处置惩罚,这样既可包管较小的频率分辨率,又节省了硬件资本。

2.2.2 ROM查询表

ROM中所存储的数据是数字波形的幅值,在一个系统时钟周期内,相位累加器将输出一个位宽为L的序列对其进行寻址,颠末低通滤波器后获得所必要的波形。若相位累加器的输出序列的位宽L=16,ROM中存储的数据位宽为M=16,可以谋略出ROM的存储量为2L×M=1048576bits,虽然一块FPGA开拓芯片上供给了大年夜量的ROM,可以显明前进输出旌旗灯号频率正确度和旌旗灯号幅值准确性,但这样会使资源前进、功耗增大年夜。

在包管输出旌旗灯号具有优越频率分辨率的条件下,以孕育发生正弦旌旗灯号为例,斟酌到基于DDS孕育发生的正弦波具有周期性,是以本设计的ROM中存储1/4周期正弦波。如图2所示为存储1/4周期正弦波形ROM查询表设计。使用正弦旌旗灯号的对称性,经由过程改变ROM存储器地址及对其输出端节制,终极获得整周期正弦旌旗灯号。

3 、仿真结果及阐发

3.1 DDS单元仿真结果及阐发

3.1.1 仿真参数

为阐发本设计中DDS所孕育发生频率的正确度,现应用Xilinx ISE 8.11中DDS IP Core进行比较,在一致仿真参数前提下,分手对本设计的DDS和DDS IP Core进行仿真测试。表1平分手给出基于本设计DDS和DDS IP Core的仿真参数。

3.1.2 仿真结果及阐发

如图3所示,clk是系统时钟,new_dds_sine为在频率节制字k=16时基于本设计DDS孕育发生的频率为1.5625MHz(理论值)的正弦波,dds_ip_ core_sine为基于DDS IP Core孕育发生的频率为1.5625MHz(理论值)的正弦波。

图4给出在k为1~16时,本设计的DDS所孕育发生旌旗灯号的频率和DDS IP Core所孕育发生旌旗灯号的频率与理论频率值的比较。从图中可以看出,本设计DDS所孕育发生的旌旗灯号频率与理论频率值对照靠近,且本设计DDS中ROM查询表中存储的点数少,从硬件的角度斟酌加倍节省资本,能耗更低。

3.2 基于FPGA跳频旌旗灯号仿真结果

图2中给出了基于本设计DDS跳频旌旗灯号天生的总体设计图。共由四部分组成:系统时钟、分频器、逻辑地址节制单元及DDS单元。跳频旌旗灯号的孕育发生是经由过程随机地改变频率节制字来达到改变旌旗灯号的输出频率,图5给出了系统事情流程图。

如图5所示,系统时钟clk颠末64分频获得clk_64。逻辑节制单元由6级移位寄存器构成。在每个clk_64上升沿到来时,逻辑节制单元将孕育发生一个6位的频率节制字(k)。当DDS使能旌旗灯号ce为高电日常平凡,DDS将竣事事情。当ce为低电日常平凡,在clk上升沿时DDS被触发,在当前状态下k的节制下,获得响应地址所对应的旌旗灯号幅值。当k没有变更时,DDS输出正弦旌旗灯号的频率没有任何变更,在一个clk_64上升沿到来时,k发生变更,从而使得DDS输出的正弦旌旗灯号的频率发生变更。当复位旌旗灯号reset为高电日常平凡,逻辑地址节制单元和DDS单元同时回到初始状态,并维持不变,输出端dds_FH输出不停为零。当reset变为低电日常平凡,在一个clk上升沿时系统开始事情。

为方便察看仿真结果,本设计采纳ModelSim SE 6.1d作为仿真波形测试软件。经由过程3.1节阐发,因为本设计的DDS所孕育发生的频任机能稳定,且跳频旌旗灯号的偏差并不累加。是以本节只给出仿真结果,不做其机能阐发。图6为基于DDS的跳频旌旗灯号,图6给出图5中各个节制旌旗灯号的仿真结果。表2中给出图6中不合频率节制字所对应的正弦旌旗灯号的频率与理论值的比较,可以看出本设计的DDS与理论值的偏差较小。因为ROM中存储的点数较少,加倍节省资本。

4 、停止语

在FPGA硬件平台下设计基于DDS的跳频旌旗灯号孕育发生系统,不仅实现了大年夜量数据快速运算,前进了仿真的速率,而且可以机动、重复地对系统的参数进行优化设置设置设备摆设摆设,便于前进跳频系统的机能。本文所设计的DDS,布局简单、硬件资本占用率少,且孕育发生频率相瞄准确。根据对所需跳频旌旗灯号正确度要求的不合,合理设置设置设备摆设摆设参数,和谐硬件资本与频率准确之间的抵触关系,终极实现跳频系统的最优设置设置设备摆设摆设。

责任编辑:gt

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